加法器實驗報告
篇一：加法器實驗報告
實 驗 _＿一＿＿
【實驗名稱】
1位加法器
【目的與要求】
1. 掌握1位全加器的設(shè)計 2. 學(xué)會1位加法器的擴(kuò)展
【實驗內(nèi)容】
1. 設(shè)計1位全加器
2. 將1位全加器擴(kuò)展為4位全加器 3. 使4位的全加器能做加減法運(yùn)算
【操作步驟】
1. 1位全加器的設(shè)計
（1） 寫出1位全加器的真值表
�。�2） 根據(jù)真值表寫出表達(dá)式并化簡
�。�3） 畫出邏輯電路
（4） 用quartusII進(jìn)行功能仿真，檢驗邏輯電路是否正確，將仿真波形截圖并粘貼于此
�。�5） 如果電路設(shè)計正確，將該電路進(jìn)行封裝以用于下一個環(huán)節(jié) 2. 將1位全加器擴(kuò)展為4位全加器
（1） 用1位全加器擴(kuò)展為4位的全加器，畫出電路圖
�。�2） 分別用兩個4位補(bǔ)碼的`正數(shù)和負(fù)數(shù)驗證加法器的正確性（注意這兩
個數(shù)之和必須在4位補(bǔ)碼的數(shù)的范圍內(nèi)，這兩個數(shù)包括符號在內(nèi)共4位），用quartusII進(jìn)行功能仿真并對仿真結(jié)果進(jìn)行截圖。
3. 將4位的全加器改進(jìn)為可進(jìn)行4位加法和減法的運(yùn)算器
�。�1） 在4位加法器的基礎(chǔ)上，對電路進(jìn)行修改，使該電路不僅能進(jìn)行加
法運(yùn)算而且還能進(jìn)行減法運(yùn)算。畫出該電路
�。�2） 分別用兩個4位補(bǔ)碼的正數(shù)和負(fù)數(shù)驗證該電路的正確性（注意兩個
數(shù)之和必須在4位補(bǔ)碼的數(shù)的范圍內(nèi)），用quartusII進(jìn)行功能仿真并對仿真結(jié)果進(jìn)行截圖。
【附錄】
篇二：加法器的基本原理實驗報告
一、實驗?zāi)康?/strong>
1、了解加法器的基本原理。掌握組合邏輯電路在Quartus Ⅱ中的圖形輸入方法及文本輸入方法。
2、學(xué)習(xí)和掌握半加器、全加器的工作和設(shè)計原理
3、熟悉EDA工具Quartus II和Modelsim的使用，能夠熟練運(yùn)用Vrilog HDL語言在Quartus II下進(jìn)行工程開發(fā)、調(diào)試和仿真。
4、掌握半加器設(shè)計方法
5、掌握全加器的工作原理和使用方法
二、實驗內(nèi)容
1、建立一個Project。
2、圖形輸入設(shè)計：要求用VHDL結(jié)構(gòu)描述的方法設(shè)計一個半加器
3、進(jìn)行編譯，修改錯誤。
4、建立一個波形文件。（根據(jù)真值表）
5、對該VHDL程序進(jìn)行功能仿真和時序仿真Simulation
三、實驗步驟
1、啟動QuartusⅡ
2、建立新工程 NEW PROJECT
3、設(shè)定項目保存路徑＼項目名稱＼頂層實體名稱
4、建立新文件 Blok Diagram/Schematic File
5、保存文件FILE /SAVE
6、原理圖設(shè)計輸入
元件符號放置通過EDIT_>SYMBOL 插入元件或點擊圖標(biāo)
元件復(fù)制
元件移動
元件轉(zhuǎn)動
元件刪除
管腳命名 PIN_NAME
元件之間連線（直接連接，引線連接）
7、保存原理圖
8 、編譯： 頂層文件設(shè)置，PROJECT_>Set as Top_Level
開始編譯 processing_>Start Compilation
編譯有兩種：全編譯包括分析與綜合（Analysis&Synthesis）、適配(Fitter)、編程（assembler）時序分析（Classical Timing Analysis）4個環(huán)節(jié)，而這4個環(huán)節(jié)各自對應(yīng)相應(yīng)菜單命令，可單獨發(fā)布執(zhí)行也可以分步執(zhí)行
9 、邏輯符號生成 FILECreat/_update_>create Symbol File forCurrent File
10 、仿真
建立仿真wenjian
添加需要的輸入輸出管腳
設(shè)置仿真時間
設(shè)置柵格的大小
設(shè)置輸入信號的波形
保存文件，仿真
功能仿真：主要檢查邏輯功能是否正確，功能仿真方法如下：
1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下選擇 Functional,在SIMULATION INPUT欄中指定波形激勵文件，單擊Gencrator Functional Simulator Netist,生成功能仿真網(wǎng)表文件。
四、實驗現(xiàn)象
任務(wù)1 : 邏輯符號生成
任務(wù)2：采用基本邏輯門電路設(shè)計，異或設(shè)計半加器
任務(wù)3、全加器設(shè)計
邏輯符號：
原理圖：
結(jié)果：
任務(wù)4、用半加器，設(shè)計全加器
五、實驗體會
通過這次實驗，初步熟悉了VHDL語言的原理圖設(shè)計輸入。
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